АРХИВ СТАТЕЙ ЖУРНАЛА «МОЙ КОМПЬЮТЕР» ЗА 2003 ГОД

Биос и его настройки

• Все журналы \ Номер 47/270 `2003 от 24.11.2003 \ Биос и его настройки

Виталий ЯКУСЕВИЧ santana@istc.kiev.ua

Локальные шины, арбитраж, режим Bus-Master

(Продолжение)

Master Priority Rotation

Ротация приоритетов master-устройств. Аппаратная реализация данной функции позволяет контролировать доступ центрального процессора к PCI-шине и управлять им. Начнем с предлагаемых значений опции: 1 PCI, 2 PCI, 3 PCI.

1 PCI — процессор всегда гарантировано будет иметь доступ к PCI-шине после того, как текущее (т.е. занимающее в данный момент шину) master-устройство завершит полностью свои транзакции. Причем этот доступ будет получен независимо от числа других master-устройств на шине PCI, ожидающих своей очереди. Такой режим обеспечивает быстрый доступ процессора к PCI-шине, но ведет к замедлению работы других устройств на PCI-шине.

2 PCI — процессор гарантировано получит доступ к PCI-шине, но только после того, как полностью завершатся текущая и следующая PCI-транзакции. Причем этот доступ опять-таки будет получен независимо от числа оставшихся в очереди других master-устройств на PCI-шине. Такой режим понижает в ранге центральный процессор, но обеспечивает более быстрый доступ для устройств на PCI-шине.

3 PCI — процессор получит доступ к PCI-шине уже после того, как будут закончены текущая и две последующих PCI-транзакции. Впрочем, речь может идти вовсе не о трех master-устройствах. Не исключено, что одному из устройств вновь придется выставить запрос на захват шины сразу же после окончания собственных циклов, и это устройство может стать в очередь третьим, а то и за самим собой. Для PCI-устройств такой режим наиболее привлекательный. Но, тем не менее, процессор получит доступ к локальной шине после завершения трех циклов, опять таки несмотря на возможно возросшую очередь.

Как могут решаться подобные задачи аппаратно? Возьмем, к примеру, ARBITRATION CONTROL REGISTER чипсета i430VX.

Бит 3 — CPU Priority Enable.

1 — CPU получает доступ к PCI-шине после двух PCI-циклов.

0 — после трех.

PCI Bus Arbitration

Параметр может принимать значения: Rotating (допустима ротация приоритетов на шине), Fixed (устройства получают фиксированный приоритет). Поскольку в последнем случае возможность правильного определения приоритетности устройств предоставляется чипсету, то при появлении сомнений лучше установить режим ротации.

Опция с точно таким же названием может также иметь параметры Favor CPU и Favor PCI. Пользователю остается определить своего фаворита. Если речь идет о потоковом видео, то желательно указать PCI-устройство. Но во многих случаях выбор центрального процессора может оказаться более безопасным.

Такие же значения имеет и опция PCI Masters’ Priority.

Рассмотренные выше варианты параметров могут встречаться и в функциях Master Arbitration Protocol, PCI Arbitration Mode, PCI Arbit. Rotate Priority.

Правда, не исключены другие варианты. Рассмотрим опцию...

PCI Arbiter Mode

Данная опция предложила параметры Mode 1 и Mode 2. Идея арбитража заключается и в минимизации времени, необходимого для получения устройством контроля над шиной и передачи данных. Поэтому возникает вопрос, когда устройство на той же PCI-шине быстрее получит доступ к ней — в случае Favor PCI или Favor CPU? Естественно, первый вариант оптимальнее. В данном случае этому режиму соответствует параметр Mode 1, установленный по умолчанию. При возникновении каких-либо проблем в системе необходимо выбрать режим Mode 2 как более безопасный.

Ну что ж, о приоритетах мы поговорили. Другие проблемы master-устройств мы рассмотрим далее на примере многочисленных опций, а также на некоторых других опциях оптимизации PCI- и ISA-шин, о которых нам не удалось побеседовать ранее.

Assert TRDY After Prefetch

Данную опцию можно назвать уникальной. Определенная аппаратная поддержка опции была осуществлена во многих чипсетах компании Silicon Integrated Systems, например, SiS5511 (1995 г.), SiS5120 (1997 г.). Но только в системах на чипсете SiS530 (1998 г.) опция была наконец-то полноценно реализована.

TRDY#(Target Ready) — сигнал двунаправленного действия на PCI-шине. С его помощью целевое устройство сообщает инициатору обмена о своей готовности к работе. Если мостовая схема выступает в качестве master-устройства, то для чипсета этот сигнал входной. И наоборот, сигнал TRDY# для чипсета будет выходным, если будет функционировать как slave-устройство на PCI-шине. Во время цикла чтения TRDY# сигнализирует о наличии у целевого устройства данных, предназначенных для передачи PCI-устройству. Во время цикла записи целевое устройство с помощью сигнала TRDY# сообщает о своей готовности принять данные от PCI-шины.

Устройство на PCI-шине может функционировать и как инициатор обмена, и как целевое устройство. Точно также может функционировать и чипсет. Вариаций достаточно. Но изучаемая нами реализация чипсета SiS530 (и других также) предусматривала дополнительные возможности, когда чипсет являлся целевым устройством, а PCI-устройство работало как захватчик шины. PCI-устройство инициировало цикл чтения из основной памяти, чипсет отвечал сигналом TRDY# о своей готовности к приему данных, в нашем случае командной и адресной информации. При этом могла быть также осуществлена конвейеризация запросов на чтение. Собственно, опция и предполагала такой режим работы с использованием буфера предвыборки. Считанные из памяти данные последовательно поступали в FIFO-буфер чипсета, который в том же SiS5511 имел глубину в 8 двойных слов (32 байта, т.е. емкость полной кэшируемой строки основной памяти). Этот буфер функционировал скорее как буфер предвыборки данных, а не как буфер отложенной записи (о работе таких буферов см. далее). Хотя по сути и буфером предвыборки его можно называть с большой натяжкой. Получив первую порцию данных для передачи PCI-устройству, чипсет снова должен был выставить сигнал TRDY# для сообщения о наличии данных.

Несколько слов о первых данных. Стандартным режимом работы PCI-шины является пакетный режим, а размер минимального пакета на шине составляет 4 двойных слова (DW) (ширина шины x 4такта) или 2 учетверенных слова (quadwords — QW). Значит, сигнал TRDY# мог быть выставлен при наличии такого пакета в буфере, либо мог быть выставлен и ранее, при наличии первого двойного слова или же первых двух. Но никак не позднее 4-х DW, так как это уже тормозило бы шину. Соответственно, значения рассматриваемой опции могли быть 1QWs, 2QWs.

Осталось рассмотреть технические характеристики чипсета SiS530 и найти дополнительное подтверждение наших предположений.

Регистр 82h PCI Target Bridge Bus Characteristics.

Бит 6 — Prefetch Buffer Control:

0 — Assert TRDY# after prefetching 2 Qws (по умолчанию);

1 — Assert TRDY# after prefetching 1 Qws.

Что касается других упомянутых чипсетов, то значения аналогичного бита приводить не станем по причине их полной идентичности. А вот иное наименование бита стоит вспомнить —TRDY# assertion timing in PCI master read cycle (дополнительно см. далее опцию PCI TRDY Timer).

Bus Mastering

Данная опция еще не так давно предназначалась для разрешения или запрещения работы устройств в режиме Bus-Master на шине ISA. Параметр может принимать значения:

Enabled — разрешено,

Disabled — запрещено.

B-to-B To Different Slaves

В наименовании этой редчайшей опции упоминаются подчиненные устройства или целевые, но master-устройство присутствует. Это может быть процессор. Только он способен на такое — организовать последовательные (следующие друг за другом — back-to-back) циклы, предназначенные различным устройствам. В свое время данная опция позволяла оптимизировать такие циклы записи, но только для устройств, способных выставить запрос. Поэтому значение Fast могло не устроить целевые устройства. В этом случае ситуацию могло поправить значение Normal. Вряд ли речь шла о преобразовании циклов в пакетные. Далеко не всем устройствам необходимы пакетные данные. Скорее всего, ускорение происходило за счет уменьшения задержек.

CPU Mstr DEVSEL# Time-out

Допустим, процессор в качестве master-устройства инициирует управляющий цикл, используя адрес целевого устройства, не сопоставленный с PCI/VESA- или ISA-пространством. Тогда система в течение определенного времени будет контролировать выдачу специального сигнала подключенности устройства (DEVSEL — Device Select), свидетельствующего о фактическом начале цикла передачи данных. Уточним, целевое устройство должно отозваться сигналом DEVSEL#, информируя о своей готовности. Рассматриваемая опция определяет, как долго система будет ожидать данный сигнал (в тактах шины PCI).

Если учитывать общий алгоритм инициирования циклов задатчиком, то неполучение инициатором обмена (в данном случае процессором) сигнала от целевого устройства в течение некоторого промежутка времени автоматически ведет к отказу от текущей транзакции.

Данная опция может принимать следующие значения: 3 PCICLK, 4 PCICLK, 5 PCICLK и 6 PCICLK (по умолчанию). Чем меньше установленное значение, тем выше производительность системы. Но к уменьшению устанавливаемого параметра необходимо подходить осторожно, так как должен быть некоторый запас времени для реакции целевого устройства. Иначе возможно появление сбоев в системе.

Дополнительная информация по этому вопросу изложена в разделе, посвященном опции Fast Frame Generation.

Продолжение следует

Идёт загрузка...

Данную страницу никто не комментировал. Вы можете стать первым.

Ваше имя:
Ваша почта:
Комментарий:
Введите символы или вычислите пример: * Обновить