АРХИВ СТАТЕЙ ЖУРНАЛА «МОЙ КОМПЬЮТЕР» ЗА 2003 ГОД

Биос и его настройки

• Все журналы \ Номер 28/251 `2003 от 14.07.2003 \ Биос и его настройки

Виталий ЯКУСЕВИЧ santana@istc.kiev.ua

Продолжение, начало в МК № 26–38, 40–43, 46, 50–52 (145–157, 159–162, 165, 169–171), 2000; № 1 (172), 4 (175), 6–7 (177–178), 12–13 (183–184), 17–18 (188–189), 23 (194), 27 (198), 30 (201), 33 (204), 35 (206), 40 (211), 42 (213), 44 (215), 47 (218), 50 (221), 1–2 (224–225), 5 (228), 7 (230), 9 (232), 11 (234), 14 (237), 15 (238), 20 (243), 21 (244), 26 (249).

4. Memory

(Продолжение)

4.5. Конфигурирование основной памяти

(Продолжение)

SDRAM RAS Cycle Time

Время цикла строки SDRAM-памяти. Приведем еще раз информацию по поводу вышеописанной опции SDRAM Cycle Time Tras/Trc. Trc означает SDRAM’s Row Cycle Time — период времени, в течение которого завершается полный цикл открытия и регенерации строки (row-open, row-refresh cycle). Это интегрированное значение, состоящее из Tras (время активности RAS#-строба) и Trp (времени предзаряда строба RAS#). Значения опции: 7T, 6T, 5T, 4T. Этот параметр очень важен, поэтому любое его уменьшение для повышения производительности памяти может вызвать совершенно обратный эффект. Тем более, что значение 7T по сути чуть ли не минимально возможное.

Вернемся к терминологии. В различных источниках время цикла ряда SDRAM (Trc) зачастую называют «временем цикла банка» (Bank Cycle Time). Если последовательно считываемые данные находятся в разных банках, то для каждого банка необходимо провести полный цикл выдачи всех команд и стробов, завершив его предзарядом разрядных шин и восстановлением содержимого ячеек строки после считывания. А если данные находятся в одном банке? Те же самые процедуры. После первого считывания банк «закрывается», далее все повторяется. Единственное исключение — это последовательное считывание данных (пусть побайтно) из одной и той же строки памяти. Но на то оно и исключение! Отметим, что опция Bank Cycle Time достаточно редкая и в современных системах встречается достаточно редко. Имеет следующие значения: 3 cycles, 4 cycles, 5 cycles, 6 cycles, 7 cycles, 8 cycles.

Несмотря на очевидную актуальность, подобные опции встречаются редко даже на старых машинах. Можно упомянуть еще DRAM Cycle Time и EDO/FPM Cycle Time. Значения последней: 9T, 10T, 11T, 13T.

SDRAM Read Clock Adjustment

Рассмотренные нами выше опции — EDO MDLE Delay, EDO MDLE Timing — достаточно близки по своему содержанию опции, к характеристике которой мы сейчас приступаем. Во всех этих случаях речь идет о задержках сигналов на линиях данных. SDRAM Read Clock Adjustment практически идентична рассмотренной ранее DRAM Read Latch Delay, точнее, одному из ее вариантов. Поэтому стоит вспомнить, о чем мы говорили раньше. Итак, речь шла о возможности установки небольшой задержки перед началом считывания данных из модуля памяти. Причем приводились достаточно веские аргументы относительно необходимости совершения таких действий. Не будем повторяться.

Но в плане аппаратной реализации SDRAM Read Clock Adjustment отличается от DRAM Read Latch Delay. Если ранее речь шла о задержке выдачи сигналов, об их удержании на выходных усилителях модулей памяти, то данная опция позволяет влиять на внутреннюю тактовую частоту SDRAM-модулей. И хотя это рассматривается как задержка, тем не менее, это не одиночное действие во всем цикле чтения. Впрочем, по-прежнему можно говорить о гарантированной защелке выходных данных на MD[63:0] линиях путем программирования времени доступа tAC. Значения опции следующие: Normal, Delay 0.5ns, Delay 1.0ns, Delay 1.5ns.

Теперь обратимся к регистру DRAM MISC Control 3 чипсета SiS600. Именно в системе на этом чипсете и была замечена данная опция. Два бита [1:0] этого регистра называются Control Bits for SDRAM Read Clock Adjustment. Вот их состояния:

00: Normal

01: Delay 0.5ns

10: Delay 1.0ns

11: Delay 1.5ns

SDRAM Synchronous Mode

Режим синхронной работы SDRAM. Данная опция не связана с решением «частотных» задач напрямую. Она может запретить (Disabled) работу SDRAM-памяти в режиме, синхронном с частотой системной шины, таким образом давая возможность через другие опции менять частоту шины памяти. Опция также может разрешить (Enabled) работу памяти на частоте системной шины.

SDRAM Timing by SPD

Установка таймингов памяти согласно информации из SPD-модуля. Выбор Enabled обеспечивает автоматическую настройку нескольких важнейших параметров памяти. Disabled предоставляет пользователю возможность настроить тайминги памяти вручную. При первичных настройках системы можно порекомендовать поработать с параметрами, предложенными изготовителями модулей памяти. Это обеспечит стабильность работы системы.

Аналогичные опции могут называться Configure SDRAM by SPD, Configure SDRAM Timing by SPD, Memory Timing by SPD. Значения идентичны, разве что могут встретиться On и Off. Естественно, при отказе от использования данных из SPD, система будет их не игнорировать (как иногда пишут в литературе), а попросту откажется считывать.

SDRAM WR Retire Rate

Данная опция позволяет изменять тайминги передачи данных из буфера записи непосредственно в основную память. Речь может идти о текущих циклах записи в память и об «отложенной» записи (например, об упоминавшемся ранее RAW-буфере). Изменение параметров должно производиться в соответствии со спецификациями инсталлированной памяти.

Опция также может называться DRAM Write Retiref или SDRAM Write Retire. Для всех опций значения идентичны: x-2-2-2 (по умолчанию) и x-1-1-1. Видно, что по умолчанию устанавливаются более длинные циклы. Уменьшение параметра допустимо, если отсутствуют проблемы со стабильностью работы памяти.

Top Performance

В последние годы данный параметр стал постоянно появляться в BIOS Setup. Зачастую пользователь может и не знать, что данная опция отвечает за оптимизацию подсистемы памяти. Причем информация об этом шедевре отсутствует как в руководствах для системных плат, так и на сайтах производителей. Включение опции (Enabled), предназначенное для увеличения общей производительности системы, если и вызывает нужный результат, то такое повышение не выходит за пределы погрешности при тестировании системы.

Turbo Read Pipelining

Опция предлагает стандартные значения (Enabled/Disabled — разрешено/запрещено), но для ее включения требуется высококачественная быстродействующая память. При активизации опции ускорение конвейерного чтения может произойти разве что за счет снятия одного такта в подготовительной фазе каждого запроса на чтение (цикла). Но такие действия по ускорению памяти должны непременно подтверждаться опытной проверкой. После этого объяснения, думаю, станет понятно, за что отвечают значения Fast и Slow опции CPU-to-DRAM Pipeline. Понятно также, что эти две опции не отвечают за включение режима конвейеризации, а только за его «ускорение».

Опция SDRAM Pipelined Read может принимать следующие значения x-1-1-1-2-1-1-1 и x-1-1-1-1-1-1-1. Неважно, что речь идет о двух последовательных циклах. Важно то, что мы можем влиять на временную диаграмму конвейерных циклов чтения. В этом же контексте стоит вспомнить опцию EDO Pipeline Burst, влияющую на пакетное конвейерное чтение и тайминги пакета. Ее значения —2-2-2-2, 3-2-2-2.

Все это свидетельствует о том, что при соответствующей реализации чипсета и насыщенности BIOS Setup опциями по оптимизации памяти (что бывает не так уж и часто) можно достичь значительного роста производительности системы без замены аппаратных компонент.

(Продолжение следует)

Идёт загрузка...

Данную страницу никто не комментировал. Вы можете стать первым.

Ваше имя:
Ваша почта:
Комментарий:
Введите символы или вычислите пример: * Обновить